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SystemVerilogによるモデリングと論理合成 ハードウェア記述言語による回路設計の基礎

篠塚 一也／著

共立出版 2026.1

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所蔵館 所蔵場所 請求記号 資料コード 資料区分 持禁区分 状態
オーテピア高知図書館 3Fビジネス /549.7/ｼﾉ/ 1112839954 一般   利用可 iLisvirtual

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タイトル SystemVerilogによるモデリングと論理合成
副書名 ハードウェア記述言語による回路設計の基礎
著者 篠塚 一也 ／著  
著者典拠番号 110007637940000
出版者 共立出版
出版地 東京
出版年 2026.1
ページ数 12,227p
大きさ 26cm
言語 日本語
一般件名 ハードウェア記述言語
一般件名典拠番号 511860800000000
NDC分類(9版) 549.7
内容紹介 ハードウェア記述言語としてSystemVerilogを採用し、回路設計をするために必要な基礎知識と基礎技術を解説する。SystemVerilogによる適切なRTL表現を準備する習慣が自然と身に付くテキスト。
ISBN 4-320-12592-6
ISBN13桁 978-4-320-12592-6
本体価格 ¥4600
資料情報1 『SystemVerilogによるモデリングと論理合成 ハードウェア記述言語による回路設計の基礎』　篠塚 一也／著 　共立出版　2026.1（所蔵館：オーテピア高知図書館　 請求記号：/549.7/ｼﾉ/　 資料コード：1112839954）
URL
https://opac.library.kochi.jp/winj/opac/switch-detail.do?lang=ja&bibid=1120923363

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