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SystemVerilogによるFPGA/ディジタル回路設計入門

小林 和淑／監修 小林 和淑／共著

オーム社 2023.11

所蔵

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所蔵館 所蔵場所 請求記号 資料コード 資料区分 持禁区分 状態
オーテピア高知図書館 3Fビジネス /549.7/ｼｽ/ 1112179690 一般   利用可

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館別所蔵

館名 所蔵数 貸出中数 貸出可能数
オーテピア高知図書館 1 0 1

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タイトル SystemVerilogによるFPGA/ディジタル回路設計入門
著者 小林 和淑 ／監修, 小林 和淑 ／共著, 寺澤 真一 ／共著, 吉河 武文 ／共著, 塩見 準 ／共著, 門本 淳一郎 ／共著  
出版者 オーム社
出版年 2023.11
ページ数 8,183p
大きさ 24cm
一般件名 集積回路 , ハードウェア記述言語
NDC分類(9版) 549.7
内容紹介 HDLは、高い抽象度でハードウェアの動作を記述することを目的に開発された。順序同期回路をSystemVerilogで記述し、LSIやFPGAに実装したい設計者向けに、設計事例をもとに解説する。
ISBN 4-274-23101-8

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